Aldec主动HDL 12.0.118.7745 | 550.4兆字节
Aldec，Inc.是混合HDL语言仿真和FPGA和ASIC设计的硬件辅助验证的先驱，已经增强了Active-HDL以支持VHDL-2019（IEEE 1076-2019）中的新功能。这些功能简化了语言，解除了早期版本中存在的某些限制，并引入了新的应用程序编程接口（API）。
还增加了对开源VHDL验证方法（OSVVM）2020.08版的支持。
对OSVVM 2020.08的支持使Active-HDL的用户可以访问免费和开放源代码方法的新需求跟踪，更新的脚本，AXI4完整验证组件以及模型独立的交易。
Active-HDL的最新版本还具有SystemVerilog增强功能，包括对实例多维数组的初始支持，对未解析的用户定义的网络类型的初步支持以及对唯一约束的初步支持。
最新版本的Active-HDL中也存在对SystemVerilog的一些非标准扩展。这些措施包括允许通过连续分配来驱动时钟块的可变类型输出，允许使用在子阵列的元素上迭代的foreach循环以及将具有Modport的虚拟接口分配给没有Modport的虚拟接口。
Active-HDL 是为开发VHDL，Verilog / SystemVerilog，EDIF和SystemC设计而设计的集成环境。它包括几个设计输入工具，HDL / SystemC编译器，单个仿真内核，几个标准和高级调试工具，图形和文本仿真输出查看器，以及许多旨在简化设计，资源文件和库管理的辅助实用程序，以及内置接口，允许在本地或远程计算机上运行模拟，综合或实现，控制源文件的修订，或与提供模拟模型的第三方工具进行通信。
此外，Active-HDL提供了一组功能强大的向导，可帮助创建新的工作空间，设计或设计资源，包括VHDL，Verilog，SystemC源文件，框图或状态图，测试平台等。
您从图形用户执行的大多数操作接口也可以通过Active-HDL宏语言的命令来调用。通过编写自己的宏，可以显着改善测试并使设计处理自动化。Active-HDL还为Perl和Tcl / Tk提供脚本引擎。通过创建用户定义的脚本，您可以通过添加其他窗口，扩展宏语言以及为外部工具和软件产品提供接口来增强Active-HDL设计环境。
Active-HDL套件还包括VSimSA，VSimSA是独立的VHDL / Verilog / SystemVerilog / EDIF / SystemC仿真环境，设计用于批处理。在功能上，VSimSA完全独立于Active-HDL。VSimSA与Active-HDL的区别在于缺少图形用户界面（GUI）。VSimSA命令和程序仅从命令行发布和控制，这在自动化设计测试中特别有用。
Active-HDL 12提供了许多新功能和增强功能，可以简化基于团队的设计，提高设计生产率以及VHDL，Verilog，SystemC，SystemVerilog和EDIF项目的行为，RTL和时序仿真的速度。
Active-HDL 12提供独立于FPGA供应商的版本，并支持所有领先的C / HDL综合和实现工具，这些工具可直接从Active-HDL环境中启动。安装程序将自动安装所有系统库，并允许选择目标FPGA技术和运行HDL仿真所需的特定于供应商的库。
Aldec成立于1984年， 是电子设计验证的行业领导者，并提供专利技术套件，包括：RTL设计，RTL模拟器，硬件辅助验证，SoC和ASIC原型设计，设计规则检查，CDC验证，IP核，高性能计算平台，嵌入式开发系统，需求生命周期管理，DO-254功能验证和军事/航空解决方案。
产品： Aldec Active-HDL
版本： 12.0.118.7745
支持的体系结构： x64
网站主页： https : //www.aldec.com/
语言：英语
系统要求： PC *
大小： 550.4 mb
* 系统要求：
Active-HDL的最佳PC配置
我应该购买哪种PC配置才能运行Active-HDL？
解答：
1. CPU参数
- Single core vs. dual or multi core – Active-HDL is multithreaded application, thus picking a multi-core CPU is better than a single-core one. The effect of using multi-core CPU would be seen the most in case of interactive work with Active-HDL’s GUI while the simulation is running (the simulation will occupy one processor core, while the GUI operations will run on the other). In addition the VHDL compiler takes advantage of multi-core CPU to reduce the compilation time. Even if you don’t browse the waveform or edit your code while your simulation is running, having multi-core CPU will let your other applications be more responsive while you run a simulation in the background.
- Frequency and CPU Cache size – typically the approach here is the more the better. Note that a larger CPU cache has a positive impact on the performance.
- Architecture – 32 vs 64 bit
The CPU architecture only matters if Active-HDL needs to allocate a few gigabytes of RAM to run your design. 64 bit architecture enables allocation of 4GB RAM even for the 32 bit applications (like Active-HDL), while 32 bit architecture is limited to 2GB on Windows that can be optionally increased up to 3GB. So, if simulation of your design does not require more than 2GB of RAM then feel free to select any architecture.
2. Graphical card – we don’t have any special recommendations here but the faster the card the more responsive GUI operations such as Waveform will be (in case of scrolling through large files, zooming, etc.).
3. RAM size – On 32 bit Windows we recommend at least 3GB of RAM. On 64 bit OS we recommend 4GB or more. Note that these recommendations are considered for running one instance of Active-HDL on the machine at a time. If you plan to run more than one, than multiply the above numbers accordingly.
(出售内容)