Active-HDL™是基于Windows®的集成FPGA设计创建和仿真解决方案，用于基于团队的环境。Active-HDL的集成设计环境（IDE）包括完整的HDL和图形设计工具套件以及RTL /门级混合语言模拟器，用于快速部署和验证FPGA设计。 Active-HDL的集成设计环境（IDE）包括一个完整的HDL和图形设计工具套件以及用于快速部署和验证FPGA设计的RTL /门级混合语言模拟器。设计流程管理器在设计输入，仿真，综合和实现流程中唤起120多种EDA和FPGA工具，并允许团队在整个FPGA开发过程中保持在一个通用平台内。 Active-HDL 10.1提供了许多新功能和增强功能，可简化基于团队的设计，提高设计效率，以及VHDL，Verilog®，SystemC™，SystemVerilog和EDIF项目的行为，RTL和时序仿真速度。新版本采用独立于FPGA供应商的版本，支持所有领先的C / HDL综合和实现工具，可直接从Active-HDL环境启动。安装程序自动安装所有系统库，并允许选择运行HDL仿真所需的目标FPGA技术和供应商特定库。本次带来破解版下载，含破解文件，有需要的朋友不要错过了!
设计流程管理器在设计输入，仿真，综合和实现流程中调用200多种EDA和FPGA工具，并允许团队在整个FPGA开发过程中停留在一个通用平台内。Active-HDL支持来自英特尔®，Lattice®，Microsemi™（Actel），Quicklogic®，Xilinx®等行业领先的FPGA器件。![]()
主要功能和优点
项目管理
(出售内容)
设计流程管理器在设计输入，仿真，综合和实现流程中调用200多种EDA和FPGA工具，并允许团队在整个FPGA开发过程中停留在一个通用平台内。Active-HDL支持来自英特尔®，Lattice®，Microsemi™（Actel），Quicklogic®，Xilinx®等行业领先的FPGA器件。
主要功能和优点
项目管理
统一的基于团队的设计管理可保持本地或远程团队之间的一致性
可配置的FPGA / EDA Flow Manager与200多家供应商工具接口，使团队可以在整个FPGA开发过程中保持在一个平台上
通过使用文本，原理图和状态机快速部署设计
使用更安全，更可靠的互操作加密标准来分发或交付IP
强大的通用内核混合语言模拟器，支持VHDL，Verilog，SystemVerilog和SystemC
使用图形交互调试和代码质量工具确保代码质量和可靠性
使用代码覆盖率分析工具执行指标驱动的验证，以识别设计中未执行的部分
使用ABV-基于断言的验证（SVA，PSL，OVA）提高验证质量并发现更多错误- 能够模拟高级验证结构，例如SV功能覆盖率，约束随机化和UVM
使用MATLAB®/Simulink®接口连接HDL仿真与DSP模块的高级数学建模环境之间的差距
抽象设计智能，并使用HDL到原理图转换器以易于理解的图形形式表示它们
通过自动生成HTML和PDF设计文档快速共享设计
(出售内容)